所选 PLL 合成器 IC 的选择允许将相对采样时钟相位调整注入到每个数字化器 IC 中。通过创建反馈机制来补偿热漂移以及由此产生的每个 IC 的采样时钟和 SYSREF 之间的 PLL 相位漂移，确保每个数字化仪 IC 的个传输通道与个数字化仪 IC 的个传输通道相位对齐。为了实现此反馈环路，每个 IC 的个发送通道输出一个与其他发送通道不同的信号，这四个信号被组合并发送到一个公共接收器，该接收器在该系统中标记为 Rx0 。

    所有接收通道同时获得接收数据，然后用户可以应用互相关技术并确定这四个发送通道之间的复杂相位偏移 Φ TxOffset。PLL 合成器 IC 内部包含一个工作频率为f VCO_PLL 的压控振荡器 (VCO) 。

    然后，测量的相位偏移 Φ TxOffset与所需的 PLL 相位调整 Φ PLL_Adj和 RF 频率?载波相关，这样：

    使用该公式，可以将 PLL 合成器相位调整一个新的已知量，以在所有功率周期的所有数字化仪 IC 之间建立公共传输基线，每个通道的空心圆圈对应于个电源周期，而所有其他实心点对应于后续电源周期。从该图中可以看出，所有数字化器 IC 的（和第二）通道器的校准发射相位偏移都是相位对齐的。在这种情况下，每个数字化器 IC 的第二个通道器也对齐，因为系统中的每个 DAC 使用两个通道器。

    在前面部分讨论的 MCS 例程之前添加此 PLL 合成器相位调整步骤，从而通过强制系统采用相同的采样时钟-SYSREF 相位关系，在系统内的所有感应热梯度上创建确定性相位，这表现为发送所有数字化仪 IC 的对齐基线。

    通过调整 PLL 相位，用户可以对齐所有数字化仪 IC 的个传输通道。（ADI）

  显示，可以通过每个 PLL 合成器芯片上的温度测量单元 (TMU) 检测感应热梯度。从图 3 左下角的蓝色迹线中可以看出，通过向系统应用不同的风扇气流，有意在平台上产生了广泛变化的温度。然而，对每个 IC 使用 PLL 相位调整表明，无论应用于电路板的气流如何，当强制每个数字化器 IC 的个传输通道器与每个数字化器 IC 对齐时，每个接收和传输通道的校准 NCO 相位偏移都是确定性的。其他。尽管在不同的功率循环期间对电路板施加了不同的热梯度，但通过观察图 3 中顶部两张图上相同颜色的点的紧密簇可以揭示这一点。

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    图 3. 与 PLL 相位调整功能结合使用的 MCS 功能演示了所有接收和发送通道的加电相位确定性，无论平台上产生的热梯度如何。（ADI）

    图 3 右下角显示的是轮询数字化器 IC 寄存器，它显示了应用 PLL 合成器相位偏移后测得的 SYSREF-LEMC 相位关系。从左下图的橙色迹线中可以看出，PLL 合成器相位调整完全补偿了由不同感应热梯度产生的任何测量的非零 SYSREF 相位。

    已经测量了许多频率，所有这些频率都证明了确定性的接收和发射相位。本文选择的具体频率如图 4 所示，选择这些频率是为了在使用参考时钟或 LEMC 的非整数倍时在许多感应热梯度上演示 MCS。

    图 4. 本文选择的 RF 频率是为了演示各种时钟源（包括参考时钟和 LEMC 的非整数倍）上的 MCS 功能。（ADI）

    多个子阵列的可扩展性

    本文中显示的数据主要关注子阵列级别的 MCS 性能，但还需要确保这些同步功能可以在更大的阵列级别和跨多个子阵列实现。为了实现这种更别的同步，需要一个阵列级时钟树来确保 SYSREF 向每个子阵列发出请求，如第 1部分中的图 1所示同步到达每个子阵列的时钟缓冲器IC。然后，根据该标准，每个子阵列可以如前所述发出所需的 SYSREF 和 BBP 时钟，以便这些信号在较大阵列的同一采样时钟周期内到达子阵列数字转换器 IC 和 BBP。这种阵列级时钟树要求到每个子阵列的时钟分配具有实现到每个下游子阵列时钟芯片IC的同步SYSREF请求分配所需的延迟调整块。通过这种方式，连接到多个子阵列的多个BBP终被同步。

    系统级校准算法

    虽然前面部分中所示的 MCS 算法确实为每个接收和发送通道提供了上电确定性相位，但由于跨通道的 RF 前端走线长度存在差异，这些相位不一定在 RF 域内的所有通道上相位对齐。因此，虽然 MCS 算法确实简化了阵列校准过程，但仍然需要进行系统级校准例程来对齐系统内每个 RF 通道的相位。

    因此，除了执行 MCS 算法之外，还需要开发有效的系统级校准算法。本文的系统级校准方法利用特定的基带波形，完全独立，无需任何外部设备。本文描述的系统能够将单独的基带波形注入平台上的每个通道器。利用这一功能，由每个发射通道器的一个周期脉冲组成的基带波形被注入到子阵列中，如图 5 左下角所示。因此，每个发射通道器仅输出一个脉冲。然而，波形在所